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ACM 리서치, 로직·3D NAND·DRAM 신규 제조 공정 지원하는 '베벨 에치' 출시

반도체와 첨단 웨이퍼 레벨 패키징(WLP)용 웨이퍼 공정 선도 기업 ACM 리서치(ACM Research)가 베벨 에치(Bevel Etch) 식각 장비를 출시하여 습식 공정 장비의 적용범위를 한층 더 확장한다고 밝혔다.  회사에 따르면 새로 출시한 장비는 습식 식각 방식을 사용하여 웨이퍼 에지(wafer edge)에 있는 다양한 유형의 유전체, 금속 및 유기 물질 막질과 미립자 오염 물질을 제거한다. 이러한 처리 방식은 에지 부분의 오염이 후속 공정 단계에 미치는 영향을 최소화하고, 칩 제조 시 수율을 개선하며, 웨이퍼 후면 세정 기능을 통합 제공하여 공정을 더욱 최적화한다고 업체 측은 전했다.   ACM 리서치의 데이비드 왕(David Wang) CEO는 ”IC 제조 공정 중 특히 3D NAND, DRAM 및 고급 로직 공정에서 웨이퍼 에지 박리(wafer edge peeling), 파티클(particle) 및 잔여물로 인해 웨이퍼 에지 수율 저하가 발생하고 있고 이 문제를 해결하기 위한 전체 공정 수율 제고의 필요성이 대두되고 있다”라고 말했다. 이어서 그는 “ACM의 베벨 에치 장비는 에지 수율 저하 문제를 효과적으로 해결할 수 있다. 그동안 습식 공정에서 전문적 입지를 구축해온 ACM의 분야를 에지 식각의 응용 영역으로 확장하면서 기존 건식 공정보다 향상된 성능을 제공하고 화학 물질의 사용양을 크게 줄일 수 있다. 또한 ACM 리서치의 독자적인 기술로 보다 정확하고 효율적인 웨이퍼 중앙 정렬을 구현할 수 있어 더욱 정밀한 에지 식각과 수율 향상을 기대할 수 있다”라고 설명했다.  ACM 리서치의 베벨 에치 제품은 3D NAND, DRAM, 고급 로직 공정에서 일부 유형의 장비 및 공정 단계를 지원한다. 그동안 반도체 제조회사는 에지 막질 및 오염 제거를 처리하기 위해 건식 베벨 식각 공정을 사용해 왔다. 습식 식각 방식은 건식 공정에서 발생할 수 있는 아크 방전 및 실리콘 손상 위험을 방지하는 동시에, 1 ~ 7mm 가...

ACM 리서치 반도체 웨이퍼

2021.08.27

반도체와 첨단 웨이퍼 레벨 패키징(WLP)용 웨이퍼 공정 선도 기업 ACM 리서치(ACM Research)가 베벨 에치(Bevel Etch) 식각 장비를 출시하여 습식 공정 장비의 적용범위를 한층 더 확장한다고 밝혔다.  회사에 따르면 새로 출시한 장비는 습식 식각 방식을 사용하여 웨이퍼 에지(wafer edge)에 있는 다양한 유형의 유전체, 금속 및 유기 물질 막질과 미립자 오염 물질을 제거한다. 이러한 처리 방식은 에지 부분의 오염이 후속 공정 단계에 미치는 영향을 최소화하고, 칩 제조 시 수율을 개선하며, 웨이퍼 후면 세정 기능을 통합 제공하여 공정을 더욱 최적화한다고 업체 측은 전했다.   ACM 리서치의 데이비드 왕(David Wang) CEO는 ”IC 제조 공정 중 특히 3D NAND, DRAM 및 고급 로직 공정에서 웨이퍼 에지 박리(wafer edge peeling), 파티클(particle) 및 잔여물로 인해 웨이퍼 에지 수율 저하가 발생하고 있고 이 문제를 해결하기 위한 전체 공정 수율 제고의 필요성이 대두되고 있다”라고 말했다. 이어서 그는 “ACM의 베벨 에치 장비는 에지 수율 저하 문제를 효과적으로 해결할 수 있다. 그동안 습식 공정에서 전문적 입지를 구축해온 ACM의 분야를 에지 식각의 응용 영역으로 확장하면서 기존 건식 공정보다 향상된 성능을 제공하고 화학 물질의 사용양을 크게 줄일 수 있다. 또한 ACM 리서치의 독자적인 기술로 보다 정확하고 효율적인 웨이퍼 중앙 정렬을 구현할 수 있어 더욱 정밀한 에지 식각과 수율 향상을 기대할 수 있다”라고 설명했다.  ACM 리서치의 베벨 에치 제품은 3D NAND, DRAM, 고급 로직 공정에서 일부 유형의 장비 및 공정 단계를 지원한다. 그동안 반도체 제조회사는 에지 막질 및 오염 제거를 처리하기 위해 건식 베벨 식각 공정을 사용해 왔다. 습식 식각 방식은 건식 공정에서 발생할 수 있는 아크 방전 및 실리콘 손상 위험을 방지하는 동시에, 1 ~ 7mm 가...

2021.08.27

인텔 “무어의 법칙 재시동... 10nm·7nm로 발전 지속 ”

한동안 자사 비즈니스의 기반인 ‘무어의 법칙’을 쫓아가는 데 실패하면서 당황한 모습을 보이던 인텔이 다시 한 번 무어의 법칙에 도전하고 있다. “트랜지스터의 집적도는 2년마다 두 배로 증가하고 트랜지스터당 가격은 떨어진다”는 무어의 법칙은 더 빠르고 더 저렴하고 더 작은 컴퓨터를 이끌어 낸 개념으로, 인텔은 수십 년 동안 이 법칙을 실제로 실현해 왔다. 최근까지도 인텔은 2년마다 정확하게 새로운 칩을 출시했다. 하지만 인텔 기술 및 제조 그룹 총괄 책임자인 수석 부사장 빌 홀트는 지난 주 열린 연례 투자자 행사에서 더 작은 칩을 만드는 것이 점점 어려워지고, 비용도 더 높아졌다고 밝혔다. 인텔이 일시적이지만 무어의 법칙을 지켜내지 못했다는 것을 인정한 것이다. 14나노 공정에 이르러서는 칩의 발전과 비용 절감이 모두 둔화됐는데, 14나노 공정의 칩은 현재 최신 PC와 서버에 사용되고 있다. 하지만 홀트는 “우리가 생각한 것보다 더 어렵고 더 오래 걸렸지만, 장기적으로 우리가 과거에 이루어냈던 것과 앞으로 성취하고자 하는 것 간에 차이가 있을 것이라고 생각하지 않는다”라고 강조했다. 칩 기술 발전에서 인텔이 부딪힌 첫 번째 문제는 14나노 공정으로의 이행이다. 제조 공정의 문제로 제품 생산이 지연됐고, 칩 발전 주기가 2년 반으로 늘어난 것이다. 결과적으로 인텔은 기존의 모델과 결별할 수밖에 없었으며, 제조 공정 당 2세대의 칩 기술을 적용하게 됐다. 현재 인텔은 14나노 공정으로 3개의 마이크로아키텍처를 내놓고 있다. 이 때문에 올해 초 카비레이크(Kaby Lake)가 브로드웰과 스카이레이크에 이어 14나노 공정으로 발표되어 업계 관계자들을 놀라게 했다. 홀트는 인텔이 앞으로 나올 10나노와 7나노 공정에서 더 나은 성능과 비용 절감 효과를 이루어내고자 한다고 밝혔다. 첫 번째 10나노 칩인 코드명 카노레이크(Cannolake)는 오는 2017년에 출시될 예정이다....

인텔 웨이퍼 스핀트로닉스 카노레이크 14나노 공정 트랜지스터 무어의 법칙 R&D 프로세서 집적도

2015.11.27

한동안 자사 비즈니스의 기반인 ‘무어의 법칙’을 쫓아가는 데 실패하면서 당황한 모습을 보이던 인텔이 다시 한 번 무어의 법칙에 도전하고 있다. “트랜지스터의 집적도는 2년마다 두 배로 증가하고 트랜지스터당 가격은 떨어진다”는 무어의 법칙은 더 빠르고 더 저렴하고 더 작은 컴퓨터를 이끌어 낸 개념으로, 인텔은 수십 년 동안 이 법칙을 실제로 실현해 왔다. 최근까지도 인텔은 2년마다 정확하게 새로운 칩을 출시했다. 하지만 인텔 기술 및 제조 그룹 총괄 책임자인 수석 부사장 빌 홀트는 지난 주 열린 연례 투자자 행사에서 더 작은 칩을 만드는 것이 점점 어려워지고, 비용도 더 높아졌다고 밝혔다. 인텔이 일시적이지만 무어의 법칙을 지켜내지 못했다는 것을 인정한 것이다. 14나노 공정에 이르러서는 칩의 발전과 비용 절감이 모두 둔화됐는데, 14나노 공정의 칩은 현재 최신 PC와 서버에 사용되고 있다. 하지만 홀트는 “우리가 생각한 것보다 더 어렵고 더 오래 걸렸지만, 장기적으로 우리가 과거에 이루어냈던 것과 앞으로 성취하고자 하는 것 간에 차이가 있을 것이라고 생각하지 않는다”라고 강조했다. 칩 기술 발전에서 인텔이 부딪힌 첫 번째 문제는 14나노 공정으로의 이행이다. 제조 공정의 문제로 제품 생산이 지연됐고, 칩 발전 주기가 2년 반으로 늘어난 것이다. 결과적으로 인텔은 기존의 모델과 결별할 수밖에 없었으며, 제조 공정 당 2세대의 칩 기술을 적용하게 됐다. 현재 인텔은 14나노 공정으로 3개의 마이크로아키텍처를 내놓고 있다. 이 때문에 올해 초 카비레이크(Kaby Lake)가 브로드웰과 스카이레이크에 이어 14나노 공정으로 발표되어 업계 관계자들을 놀라게 했다. 홀트는 인텔이 앞으로 나올 10나노와 7나노 공정에서 더 나은 성능과 비용 절감 효과를 이루어내고자 한다고 밝혔다. 첫 번째 10나노 칩인 코드명 카노레이크(Cannolake)는 오는 2017년에 출시될 예정이다....

2015.11.27

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