인텔 "'무어의 법칙' 계속된다··· 단, 밀도 측정 방식은 변경"

50년도 더 된 '무어의 법칙(Moore’s Law)'은 이제 물리적으로 한계에 부딪혔다는 평가가 많다. 인텔 역시 이 법칙을 지키려면 더 작고 빠르고 저렴한 칩을 만들어야 한다.



인텔의 대안은 공정 기술 발전을 측정하는 기준을 바꿔 경제성과 칩 크기 축소 측면에서 무어의 법칙을 계속 이어나간다는 것이다. 즉 더 광범위한 셀 폭을 이용해 논리 트랜지스터 밀도를 측정하는 방식을 바꾸는 것이다.

인텔의 제조, 운영, 영업을 총괄하는 부사장 스테이시 스미스는 28일 미국 샌프란시스코에서 열린 제조 관련 대담 행사에서 “최소한 우리에게는 무어의 법칙이 죽지 않았다”고 말했다. 무어의 법칙의 핵심은 칩 제조 비용이 떨어지고 동시에 성능은 향상된다는 것이다.

무어의 법칙에 대한 인텔의 해석은 여러 차례 바뀌었다. 처음에는 트랜지스터 집적도를 18개월마다 2배로 늘리는 것이었지만 이후 18개월은 2년으로 바뀌었다. 최신 14나노미터(nm) 공정이 적용된 이후에는 3년으로 더 늘어났다. 이번에 인텔은 새로운 측정 방식을 통해 다시 제조 부문에서 무어의 법칙을 지키고 있다고 주장할 계획이다. 새 제조 공정을 통해 트랜지스터당 제조 비용을 절반으로 줄인다는 구상이다.

하지만 이 새로운 기준에는 주의할 점이 있다. 인텔은 여러 가지 변화를 적용하고 있으며 각 제조 공정마다 다양한 칩 아키텍처를 도입해 결국 새로운 공정이 등장하는 속도가 더 느려지고 있다. 예를 들어 올 해 말부터 시작하는 10nm 공정을 통한 칩 제조는 앞으로 약 3년간 계속될 예정이다. 스미스는 "이후에는 7nm로 이행하고 5nm 공정도 가시화되고 있다"라고 말했다.

그사이 인텔보다 10년 이상 늦게 시작한 경쟁 기업의 추격도 거세지고 있다. 삼성은 퀄컴의 스냅드래곤(Snapdragon) 835 등 모바일 기기용 10nm 칩을 이미 만들고 있다. 그러나 인텔은 자사의 최신 14nm 칩이 삼성과 GF(GlobalFoundries)의 10nm 칩보다 더욱 뛰어나다고 주장한다.

인텔이 무어의 법칙 기준을 바꾼 것은 이전의 22nm 공정에서 14nm 공정으로 이행하느라 발생한 시간 손실과 시행착오를 만회하기 위한 것이기도 하다. 인사이트 64(Insight 64)의 수석 애널리스트 네이썬 브룩우드는 "인텔은 2014년 초 14nm 공정 문제로 원하는 비용 또는 트랜지스터 밀도를 달성할 수 없었다. 14nm 공정이 성숙하면서 비로소 목표를 달성했고 이후 무어의 법칙에 대한 전망을 다시 내놓아야 했다"라고 말했다.

이어 "기준의 변경은 일정 부분 합리적인 것이기도 하다. 이후에도 인텔은 여전히 칩 밀도 측면에서도 경쟁 우위를 점하고 있다. 예를 들어 인텔은 게이트(Gate)와 메탈 피치(Metal Pitch)에 대한 이점이 있어 칩의 밀도가 더 높다"라고 덧붙였다.

인텔은 매년 계속해서 새로운 PC와 서버 칩 아키텍처를 제공할 예정이고, 세대당 최소 15%의 성능 향상을 목표로 하고 있다. 다음에는 공정 기술에서 유례 없는 4차 칩 아키텍처인 14nm 공정에 기초한 8세대 코어(Core) 칩이 등장할 것으로 보인다. 또한 인텔은 올 해 말 10nm 공정에 기초한 PC 칩 '캐논레이크(Cannon Lake)'도 출시할 예정이다.


인텔이 14nm, 10nm PC 칩을 동시에 판매하게 되면서 칩 브랜딩 관련해서 최신, 최강의 인텔 프로세서를 찾는 구매자에게 혼란을 줄 수 있다는 지적도 있다. 그러나 인텔은 최근 칩 구매자에게 성능상 이점을 강조하면서 공정 기술의 역할의 비중을 낮추겠다고 밝혔다.

실제로 지난 수 년 동안 인텔은 한 때 유명했던 '틱톡(Tick-tock, 새로운 공정이 틱, 새로운 아키텍처가 톡)' 발표 주기를 폐기했다. 대신 스미스는 이날 발표에서 제조 기술의 발전을 설명하는 데 '하이퍼스케일링(Hyperscaling)'이라는 새로운 용어를 썼다. 인텔은 앞으로 “+”와 “++” 기호를 이용해 14nm, 10nm 공정의 발전을 표시할 계획이다.

하이퍼스케일링은 인텔이 새로운 제조 공정으로 서둘러 이행하지 않고도 새로운 아키텍처와 공정 혁신을 달성하는 데 도움이 될 것으로 보인다. 인텔의 논리 기술 개발 부사장 겸 공동 이사 카이자드 미스트리는 "쿼드 패터닝(Quad-patterning) 같은 새로운 리소그래피(Lithography) 기법은 무어의 법칙에 설명된 경제적 이점을 잘 보여준다"라고 말했다.

이를 통해 트랜지스터 밀도가 향상되면서 성능과 전원 효율성도 개선할 수 있다는 것이다. 인텔은 10nm + 및 ++ 공정이 발전될 때마다 성능이 15% 정도 향상될 것으로 기대하고 있다. 또한 칩 크기를 줄여 I/O, 로직(Logic), SRAM 블록을 훨씬 작은 면적에 집적할 예정이다.

인텔은 와이어(Wire), 트랜지스터, 3D 핀(Fin)을 더욱 조밀하게 패키지화하는 '공격적인 피치 스케일링(Aggressive Pitch Scaling)'을 추진하고 있다. 이는 10nm 공정에서 14nm 공정보다 2.7배 더 향상된 트랜지스터 밀도를 제공하며, 인텔이 무어의 법칙의 평균을 웃돈다고 주장하는 근거로 바로 이것이다.

또한 인텔은 통합된 SoC(System on Chip)에 다양한 코어를 결합할 예정이다. 다양한 제조 공정을 통해 코어를 제조할 수 있다. 이는 CPU, 모뎀, 그래픽 프로세서, 기타 코어를 하나의 칩에 통합하는 ARM의 칩 설계 방법과 유사하다. ciokr@idg.co.kr